ADC新架构！CARFIC实验室研究论文被JSSC接收
近日，CARFIC模数转换器（ADC）芯片研究成果再次被IEEE Journal of Solid-State Circuits（JSSC）接收。（首篇JSSC论文：A 60-MS/s 5-MHz BW Noise-Shaping SAR ADC With Integrated Input Buffer Achieving 84.2-dB SNDR and 97.3-dB SFDR Using Dynamic Level-Shifting and ISI-Error Correction | IEEE Journals & Magazine | IEEE Xplore）
该项研究提出了一种全新ADC架构，重点解决了ΣΔ ADC中的功耗与线性度两项指标之间折中设计难的问题，通过显著减小模拟信号摆幅，兼顾功耗与线性度。相比于现有技术，所提出的技术不存在电平失配与失真泄漏问题，具有高线性度特点。
ADC芯片在CMOS工艺下流片验证，功耗效率与线性度达到国际先进水平。此外，该芯片的大部分系统参数均由数字电路调控，具有很高的设计灵活度与系统可配置化能力。
博士生过悦康是论文第一作者，金晶研究员为论文通讯作者。该项工作的完成人全部来自上海交通大学模拟射频集成电路设计中心实验室（CARFIC），该项工作受到国家自然科学基金项目和国家重点研发计划项目资助。
IEEE固态电路期刊（JSSC）是国际集成电路领域最高级别期刊之一，旨在发布集成电路设计领域的最新技术进展和纪录性成果，代表着业内当前最高技术水平。
Y. Guo, J. Jin, X. Liu and J. Zhou, “A 372 μ W 10 kHz-BW 109.2 dB-SNDR Nested Delta-Sigma Modulator Using Hysteresis-Comparison MSB-Pass Quantization,” in IEEE Journal of Solid-State Circuits, doi: 10.1109/JSSC.2023.3262300.